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Diseño lógico combinacional mediante VHDL

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Jairo Rusinque

on 2 October 2012

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Transcript of Diseño lógico combinacional mediante VHDL

Diseño lógico
combinacional
mediante VHDL Introducción Programación con declaraciones
concurrentes Declaraciones condicionales asignadas
a una señal WHEN – ELSE Operadores lógicos Operadores de asignación Operadores Operadores de asignación lógica combinacional es probablemente la
más fácil de diseñar, ya que en cada momento
las salidas de un circuito combinacional sólo
dependen del estado actual de sus entradas
(el circuito no tiene memoria).
En esta presentación se modelarán los circuitos
combinacionales más utilizados en el diseño lógico
mediante el lenguaje de descripción de hardware
VHDL. Declaraciones concurrentes: fuera de la declaración
de un proceso.
Usadas en arquitectura de flujo de datos y estructural. Tipos:
Declaraciones condicionales asignadas a una señal
WHEN – ELSE Declaraciones concurrentes asignadas a señales. Selección de una señal: WITH – SELECT - END Un circuito multiplexor acepta N entradas la salida se determina por un conjunto de M señales de control, cumpliéndose que N = 2^M -AND, OR, NAND, XOR, XNOR, NOT, NOR.
-Válidos para comparar palabras del mismo número
de bits. Prioridad: 1: Expresiones entre paréntesis. 2:Complementos 3: Función AND 4:Función OR Usados para asignar valores a señales,
variables y constantes: <= Asignar valores a una SEÑAL := Asignar valores a una VARIABLE, CONSTANTE. Establece valores iniciales. => Asignar valores a los elementos de un vector
individual o con WITH OTHERS. Declaraciones concurrentes
asignadas a señales Función de salida en base a ecuaciones booleanas Declaraciones concurrentes
asignadas a señales: multiplexor. Whith-select-else se utiliza para asignar un valor
a una señal con base en el valor de otra señal
previamente seleccionada Selección de una señal:
with-select-when Selección de una señal: with-select-when El selector puede ser entero. Estructuras básicas con declaraciones
secuenciales Si una señal es leída en el interior de un proceso (aparece en el lado derecho de una sentencia de asignación o en una condición), debe aparecer en su lista de sensibilidad. Declaraciones secuenciales: son aquellas en las que el orden que llevan pueden tener un efecto significativo en la lógica descrita. ¡Forman parte de un PROCESO! Un proceso en un sección secuencial de VHDL. Contiene IF, WAIT, CASE y LOOPs y una lista sensitiva. Reglas de procesos. Si a una señal se le asigna un valor de forma condicional (con sentencias if o case) nos debemos asegurar que no existen condiciones para las cuales el valor de la señal no se ha definido en el código. En VHDL las señales mantienen su valor hasta que se les asigna uno nuevo; por lo tanto, si para una señal dada el valor de una señal está indefinido, el compilador sintetiza un latch
( biestable) que almacena la señal. Estructuras básicas con
declaraciones secuenciales Sintaxis IF: Ejemplo: Ejemplo: contador de un dígito Sumadores: completo Decodificador: BCD a 7 segmentos Mas información:

http://prezi.com/vmihprd2r9wt/present/?auth_key=oco0zv3&follow=hnxamr_bltyo
http://juliomillanyjairorusinque.blogspot.com/ http://contadorflipflophasta17.blogspot.com/ http://codigocontadorff15.blogspot.com/
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