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Arquitectura IA-64
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Arquitectura IA-64
- Pila de registros
• Arquitectura de conjunto de instrucciones IA-64
El mecanismo de pila de registro de IA-64 evita el movimiento innecesario de datos hacia y desde los registros en las llamadas y retornos de procedimientos. El mecanismo proporciona a cada procedimiento invocado un nuevo marco de hasta 96 registros, cuando se entra a dicho procedimiento. El compilador especifica el número de registros que necesita el procedimiento con la instrucción alloc.
La arquitectura IA-64 (Intel Arquitecture, 64 bits) de Intel, fue lanzada en 1999, y no es directamente compatible con el conjunto de instrucciones IA-32 (excepto bajo emulación software) como sí sucede en el caso de las arquitecturas Intel 64 y AMD64.
IA-64 es la arquitectura utilizada por la línea de procesadores Itanium e Itanium 2, por lo que inicialmente fue conocida por el nombre de Intel Itanium Architecture.
Los conjuntos de registros incluyen:
- Registros generales:
- Registros de coma flotante:
- Registros de predicado:
- Registro de salto:
- Registros de instrucciones:
- Indicador de marco actual:
- Mascara de usuario:
- Registros de datos del monitor de prestaciones:
- Identificadores del procesador:
- Registro de aplicación
Arquitectura IA-64
Arquitectura IA-64
Es una arquitectura de procesadores para mayor rendimiento y mayor capacidad
• Memoria virtual
• Memoria física
Caracteristicas Arquitectura IA 64
- Ricardo Villacreses
- Andres Cires
- Gran cantidad de registros.
- Tener paralelismo explicito en el código de maquina. Dependencias entre instrucciones son encontradas y manejadas por el compilador, no por el procesador.
- Las instrucciones de las distintas ramas de un salto son marcadas por registros de atributo para ser ejecutadas simultaneamente.
- Carga especulativa. Se cargan datos de memoria anticipadamente.
Esta arquitectura es una nueva solución para proporcionar soporte desde el hardware al paralelismo en las instrucciones
IA-64 está basada en un paralelismo explícito a nivel instrucción, con el compilador tomando decisiones acerca de qué instrucciones ejecutar en paralelo. Esto permite al procesador ejecutar hasta seis instrucciones por ciclo de reloj.